ＳｙｓｔｅｍＶｅｒｉｌｏｇによる回路設計を実践的に解説ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ／ＡＳＩＣ　設計方法を解説する入門書です。ＳｙｓｔｅｍＶｅｒｉｌｏｇは、はデジタル回路設計のデファクトスタンダードであるＶｅｒｉｌｏｇ　ＨＤＬを拡張した言語で、検証に関する機能が強化されています。Ｖｅｒｉｌｏｇ　ＨＤＬは、ライバルであるＶＨＤＬに比べて比較的書きやすい言語といわれています。本書は、若い技術者や学生向けに最近のＳｙｓｔｅｍＶｅｒｉｌｏｇによるデジタル回路設計を解説するものです。ＦＰＧＡへの実装やデジタル回路自体の基礎からＳｙｓｔｅｍＶｅｒｉｌｏｇによるＲＩＳＣ　Ｖ（リスク　ファイブ）設計、Ｖｅｒｉｌｏｇ　ＨＤＬと比較しての注意点など、実践的な内容を解説しています。